Tabla de contenido
Latencia de interrupción y coincidencias de interrupción
La latencia de interrupción es el intervalo entre el límite de tiempo sobrepasado y el
inicio de la subrutina de interrupción. Las interrupciones STI pueden ocurrir en
cualquier punto en su programa, pero no necesariamente al mismo punto en
interrupciones sucesivas. Las tablas siguientes muestran la interacción entre una
interrupción y el ciclo de operación del procesador.
Procesadores SLC
Input Scan
Program Scan
Output Scan
Communications
Processor Overhead
Eventos en el ciclo de operación del
procesador
Microcontrolador
Eventos en el ciclo de operación del procesador
SLC 5/02 STI
Entre actualizaciones de
ranura
Entre actualizaciones de
instrucción
Entre actualizaciones de
ranura
Entre paquetes de
comunicación
Al inicio y al final
Input Scan
Program Scan
Output Scan
Communication
Controller Overhead
Cómo comprender las rutinas de interrupción
SLC 5/03 y SLC 5/04
SLC 5/03 y SLC 5/04
STI con el bit S:33/8
STI con el bit S:33/8
establecido
Entre actualizaciones de
Entre actualizaciones de
palabra
ranura
Entre actualizaciones de
Entre actualizaciones de
palabra
ranura
Entre actualizaciones de
Entre actualizaciones de
palabra
ranura
Entre actualizaciones de
Entre paquetes de
paquete de palabra
comunicación
Entre actualizaciones de
Entre actualizaciones de
palabra
palabra
STI
Entre actualizaciones de instrucción
Entre paquetes de comunicación
Al inicio y al final
puesto a cero
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