Diagrama Del Bloque De La Pcb Principal - Brother HL-5130 Manual De Servicios

CAPÍTULO 3 TEORÍA DE OPERACIÓN
1.2

Diagrama del bloque de la PCB principal

Fig. 3-2 muestra el diagrama del bloque de la PCB principal PCB. (HL-
5130/5140/5150D/5170DN)
Circuito de reseteado
Reset Circuit
Programa + Fuente ROM
Program + Font ROM
HL-5130 2 MB
HL-5130:2MB
HL-5140 4 MB
HL-5140:4MB
HL 5150D/5170DN 8 MB
HL-5150D/5170DN:8MB
Programa de red (sólo para
Network Program
HL-5170DN)(1.5 MB)
(HL-5170DN only)(1.5 MB)
(Strage 0.5MB)
STRAGE (0.5 MB)
RAM
RAM
HL-5130 8MB
HL-5130:8MB
HL-5140/5150D 16 MB
HL-5140/5150D:16MB
HL-5170DN:32MB
HL-5170DN 32MB
RAM (DIMM) (máx 128 MB)
RAM (DIMM)
Opción para HL- (max. 128MB)
Option for HL-5140/5150D/5170DN
5140/5150D/5170DN
EEPROM
EEPROM
HL-5130/5140/5150D 512*8bit HL-5130/5140/5150D:512 x 8 bit
HL-5170DN:8192 x 8 bit
HL-5170DN 8192*8 bit
To PC
A la PC o Controlador de red (sólo
or Hub
Hub para HL-5170DN)
Oscilador 25 MHz (sólo
(HL-5170DN only)
para HL-5170DN)
Núcleo CPU
CPU Core
(SPARclite 133
(SPARClite 133MHz)
MHz) Bus Int
BUS
Al motor de la PCB To Engine PCB
Network Controller
(HL-5170DN only)
Oscillator 25MHz
A S I C
Oscilador 66.6 MHZ
Oscillator 66.6MHz
INT
Decodificador de
Address Decoder
dirección (Control
DRAM Control
DRAM)
TIMER
FIFO
CDCC Paralelo
CDCC Parallel I/O
USB I/O
USB I/O
Oscillator 12MHz
Oscilador 12 MHz
Soporte del programa Soft Support
EEPROM I/O
EEPROM I/O
Control de motor I/O
Engine Control I/O
PCI Bus Control
Control de BUS PCI
Fig. 0-2
2
Timer
FIFO
To PC
A la PC
A la PC
To PC