Tabla de contenido
Figura 39. Diagrama de bloques del Temporizador Multifunción de 15 etapas
Además de proporcionar una interrupción periódica, la salida de 8-bits del contador va a la entrada de
un contador de 7-bits adicional. La salida de cualquiera de los últimos cuatro bits de este contador, se puede usar
para generar una interrupción periódica adicional. Se puede seleccionar uno de estos cuatro bits usando un
selector de 4 posiciones, controlado por dos bits RT1 y RT0, en el control del temporizador y en el registro de
estado. La
Tabla 17
muestra la selección de las cuatro interrupciones de tiempo real disponibles, cuando el
microcontrolador trabaja con el E-clock a una frecuencia de 2.0 MHz.
Como etapa final del sistema temporizador multifunción, tiene un contador de 3-bits que forma el
sistema de 'watchdog timer' (COP). El sistema COP sirve para proteger contra los fallos de software. Cuando se
habilita, se debe realizar una secuencia de resets del COP, antes de que expire el período de 'timeout' del COP
evitando un 'reset' de la MCU. Para prevenir que el COP genere un 'reset' en la MCU, se debe escribir a 0 el bit
0 en la posición de memoria $07F0 (COPR), antes de que haya expirado el periodo de reset del COP. Porque la
entrada del 'watchdog timer' (COP) está gobernada por la salida del circuito de interrupción de tiempo real,
cambiando el tiempo de RTI afectará al mínimo periodo de reset del COP. La Tabla 17 muestra los cuatro
periodos de reset del COP disponibles, para los tiempos correspondientes de RTI.
RT1
RT0
RTI
0
0
8.2 ms
0
1
16.4 ms
1
0
32.8 ms
1
1
65.5 ms
Tabla 17. Timer RTI y COP (E-clock = 2 MHz)
Período de Reset Mínimo del
COP
57.3 ms
114.7 ms
229.4 ms
458.8 ms
95
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