Tabla de contenido
nivel lógico 0, la salida del inversor [4] estará a un nivel lógico 1 y hará conducir el transistor tipo N [8] y dejará
de conducir el transistor tipo P [7]. Con la entrada de control [3] a un nivel lógico 1 y la entrada [1] a un nivel
lógico 0, la salida del Buffer [2] estará conectada a tierra a través de los transistores tipo N [6] y [8] qué estarán
en conducción.
Cuando la entrada de control [3] está a un nivel lógico 1, la puerta del transistor tipo N [6] estará a un
nivel lógico 1 y la puerta del transistor tipo P [5] estará a un nivel lógico 0. Si la entrada del Buffer [1] está a un
nivel lógico 1, la salida del inversor [4] estará a un nivel lógico 0, haciendo conducir el transistor tipo P [7] y
dejará de conducir el transistor tipo N [8]. Con la entrada de control [3] y la entrada [1], ambas a un nivel lógico
1, la salida del Buffer [2] se conectará a V
conducción.
Medio Flip Flop (HFF)
La
Figura 10
muestra el símbolo lógico y un circuito CMOS equivalente de un medio Flip-Flop (HFF).
Cuando la entrada de reloj [2] está a un nivel lógico 1, la puerta de transmisión [9] conduce y la puerta de
transmisión [8] no conduce. Se dice que el medio Flip-Flop es transparente, porque la señal de entrada [1] pasa
directamente a las salidas Q [3] y Q negada [4]. Cuando el reloj [2] está a un nivel lógico 0, la puerta de
transmisión [8] conduce y la puerta de transmisión [9] no conduce. En este estado, el medio Flip-Flop se dice
que está enclavado (latched). La puerta de transmisión [8], el inversor [6] y el inversor [7] forman un "anillo"
estable y las salidas Q [3] y Q negada [4] permanecen al mismo nivel lógico que cuando el reloj cambió de 1 a 0.
a través de los transistores tipo P [7] y [5], que estarán en
DD
Control
Entrada
Nodo
[3]
[1]
[4] [9] [5] [6] [7] [8]
0
0
1
0
1
0
1
0
1
1
1
0
Tabla 9. Funcionamiento del Buffer
Figura 10. Medio Flip Flop
Transistor
1
Off Off Off On
1
Off Off On Off
0
On On Off On
0
On On On Off V
24
Salida
[2]
Hi-Z
Hi-Z
GND
(0)
(1)
DD
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