Tabla de contenido
Puerta NAND
La
Figura 5
muestra el símbolo de una puerta lógica NAND, su Tabla de verdad y un circuito CMOS
equivalente. Cuando ambas entradas [1] y [2] de la puerta NAND están en niveles lógicos 1, la salida [3] estará a
lógica 0. Si cualquiera de las entradas de la puerta NAND está en lógica 0, la salida estará a 1.
Viendo el circuito CMOS equivalente a la derecha de la
siguiente: Cuando ambas entradas [1] y [2] están en lógica 1, ninguno de los dos de los transistores tipo P [6] y
[4] no conducen y los transistores tipo N [5] y [7] conducen, para que la salida [3] esté conectada a tierra (lógica
0). Cuando la entrada [1] está a lógica 0, el transistor tipo N [5] no conduce y desconecta la salida [3] de tierra,
sin tener en cuenta la condición del transistor tipo N [7]. También, cuando la entrada [1] está a un nivel lógico 0,
el transistor tipo P [4] conduce, conectando la salida [3] a V
en nivel lógico 0, el transistor tipo N [7] no conduce, desconectando la salida [3] de tierra, sin tener en cuenta la
condición del transistor tipo N [5]. También, cuando la entrada [2] está a un nivel lógico 0, el transistor tipo P [6]
conduce, conectando la salida [3] a V
Aunque ésta es una simple función lógica, muestra cómo los transistores CMOS pueden interconectarse
para realizar la lógica Booleana con simples señales de nivel lógico. La lógica de Boole (llamada así, por el
matemático irlandés que la formuló) tiene 2 valores (0 y 1) basados en el sistema algebraico con formas
matemáticas y relaciones.
Puerta NOR
La
Figura 6
muestra el símbolo lógico, la Tabla de verdad y un circuito CMOS equivalente. Cuando
ninguna entrada [1] y [2] de una puerta NOR está a un nivel lógico 1, la salida [3] estará a un nivel lógico 1. Si
cualquier entrada de la puerta NOR está a un nivel lógico 1, la salida estará a lógica 0.
Viendo el circuito CMOS equivalente a la derecha de la
siguiente: Cuando ambas entradas [1] y [2] están a un nivel lógico 0, los transistores tipo N [5] y [7] no
conducen y los transistores tipo P [4] y [6] conducen y la salida [3] queda conectada a V
Entrada
[1]
[2]
0
0
0
1
1
0
1
1
Figura 5. Puerta NAND CMOS
(lógica 1).
DD
Entrada
Transistor
[1]
[2] [6] [4] [5] [7]
0
0
On On Off Off V
0
1
Off On Off On V
1
0
On Off On Off V
1
1
Off Off On On
Tabla 6. Funcionamiento de la puerta NAND
Entrada
[1]
[2]
0
0
0
1
1
0
1
1
Figura 6. Puerta NOR CMOS
21
Salida
[3]
1
1
1
0
Figura 5
y la
Tabla
(lógica 1). Igualmente, cuando la entrada [2] está
DD
Salida
[3]
(1)
DD
(1)
DD
(1)
DD
GND
(0)
Salida
[3]
1
0
0
0
Figura 6
y la
Tabla
6, se puede explicar lo
7, se puede explicar lo
(lógica 1). Cuando la
DD
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