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mientras que la interfaz LAN proporciona tres: una para la página web y otra para cada una de
las dos interfaces de socket TCP. El disponer de un modelo de estado separado para cada
instancia de interfaz asegura que los datos no se pierdan, ya que muchos comandos de
petición de estado (p. ej., «*ESR?») limpian el contenido de un registro tras leerse su valor
actual.
El conjunto completo de registros de estado y error y los bits individuales que contienen se
muestra en el diagrama de modelo de estado y se describe en detalle a continuación, pero en
breve el estado se mantiene utilizando cinco registros principales: Limit Event Status Register
(registro de estado de eventos de límite) para cada salida, Standard Event Status Register
(registro de estado de eventos estándar) y Execution Error Register (registro de errores de
ejecución). En el Status Byte Register (registro de byte de estado) se presenta un resumen de
acuerdo con la selección de cuatro registros en máscara: el Limit Status Enable Register
(registro de activación de estado de límites) de cada salida y el Standard Event Status Enable
Register (registro de activación de estado de eventos estándar). Otros dos registros en
máscara más, Service Request Enable Register (registro de activación de peticiones de
servicio) y Parallel Poll Response Enable Register (registro de activación de respuesta de
sondeo en paralelo), controlan la operación de las prestaciones GPIB de hardware Service
Request y Parallel Poll (y el mensaje ist asociado) respectivamente. Se recomienda que, al
controlar la unidad mediante cualquier interfaz que no sea GPIB, el programa controlador
simplemente lea los registros principales de estado directamente.
El Standard Event Status Register, apoyado por los registros Execution Error Register y Query
Error Register (registro de errores de consulta), comunica eventos vinculados al análisis y
ejecución de los comandos, así como al flujo de estos, las peticiones y las respuestas a través
de la interfaz. El principal uso de estos registros es durante el desarrollo de software, ya que un
procedimiento de pruebas en producción jamás deberá generar ninguno de estos errores.
Limit Event Status Register y Limit Event Status Enable Register
Este par de registros se implementan para cada salida como añadido a la norma IEEE 488.2.
Su finalidad es informar al controlador de la entrada en las condiciones de límite de corriente o
tensión, o de su salida de ellas, así como del historial de desconexiones de seguridad desde la
última lectura.
Todo bit activado en el Limit Event Status Register (LSR<
activado en el Limit Event Status Enable Register (LSE<
LIM<
> en el Status Byte Register, siendo <
N
para la salida 3.
El Limit Event Status Register se lee y borra mediante el comando LSR<
Status Enable Register se fija con el comando LSE<
LSE<
>?.
N
>) que se corresponda con un bit
N
>) provocará la activación del bit
N
> igual a 1 para la salida 1, 2 para la salida 2 y 3
N
> <
> y se lee con el comando
N
NRF
Página 31
>?. El Limit Event
N
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