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Las señales de reloj durante el arbitraje del bus son una combinación entre las señales de
clock de los distintos MASTER's conectadas entre sí a la línea SCL mediante una conexión tipo
AND.
3.2.1Terminología del bus I
TRANSMISOR :
RECEPTOR :
MASTER :
SLAVE :
MULTI-MASTER :
ARBITRAJE :
SINCRONIZACIÓN :
3.3 CARACTERÍSTICAS GENERALES
Tanto las líneas SDA como SCL son líneas bidireccionales que se conectan a +Vdd mediante
resistencias de carga pull-up tal y como se muestra en la figura 3-2.
Cuando el bus está libre ambas líneas están a nivel lógico "1". Los transistores de salida
conectados a las líneas del bus I
conectar entre sí formando una conexión tipo AND.
ESPECIFICACIONES I
2
C
Dispositivo que coloca información en la línea
SDA.
Dispositivo que recibe información por la línea
SDA.
Dispositivo que inicia la transferencia, genera la
señal de reloj y finaliza la transferencia.
Dispositivo seleccionado por el MASTER.
Cuando más de un MASTER puede hacerse con
el control del bus sin corromper la información.
Procedimiento que garantiza que, si más de un
MASTER acceden simultáneamente al bus,
únicamente uno de ellos se hace cargo del
mismo con objeto de no alterar la información.
Procedimiento para sincronizar la señal de reloj
en un sistema MULTI-MASTER.
Figura 3-2. Conexión de SDA y SCL al bus
2
C deben ser de colector abierto para que todos ellos se puedan
3 - 3
2
C
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