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El Execution Error Register se lee y borra mediante el comando «EER?». En el encendido, este
registro se encuentra configurado a 0 en todas las instancias de interfaz.
No existe un registro de máscara correspondiente: si se produce cualquiera de estos errores, se
activará el bit 4 del Standard Event Status Register. Este bit puede enmascararse frente a
consecuencias posteriores borrando el bit 4 del Standard Event Status Enable Register.
Status Byte Register (STB) y GPIB Service Request Enable Register (SRE) de GPIB
Ambos registros se implementan conforme a lo especificado por la norma IEEE 488.2.
Todo bit activado en el Status Byte Register que se corresponda con un bit activado en el Service
Request Enable Register provocará la activación del bit RQS/MSS en el Status Byte Register,
generando así una petición de servicio en el bus.
El Status Byte Register se lee, bien mediante la consulta *STB?, que retornará MSS en el bit 6, o
mediante Serial Poll (sondeo del puerto de serie), que retornará RQS en el bit 6. El Service
Request Enable Register se fija con el comando *SRE <
Bits 7 y 3: No usados, permanentemente 0.
Bit 6
MSS/RQS. Este bit (según lo define la norma IEEE 488.2) contiene bien el mensaje
Master Status Summary (MSS, resumen de estado maestro) devuelto como
respuesta a la consulta *STB? o bien el mensaje Requesting Service (RQS,
solicitando servicio) devuelto como respuesta a un sondeo en serie.
El mensaje RQS se borra al sondearse, pero el bit MSS permanece habilitado
mientras la condición siga siendo cierta.
Bit 5
ESB. El bit Event Status (estado de evento). Este bit se habilita si algún bit
habilitado en el Standard Event Status Register se corresponde con un bit habilitado
en el Standard Event Status Enable Register.
Bit 4
MAV. El bit Message Available (mensaje disponible). Este bit se habilitará cuando el
instrumento disponga de un mensaje de respuesta formateado y listo para ser
enviado al controlador.
El bit se borrará una vez que se haya enviado el Response Message Terminator
(finalizador del mensaje de respuesta).
Bit 2
LIM3. El bit Output3 Limit Status (estado límite en salida 3). Se habilitará si se
habilita cualquier bit del Limit Event Status Register de la salida 3 y se habilitan
sus bits correspondientes en el Limit Event Status Enable Register LSE3.
Bit 1
LIM2. El bit Output2 Limit Status (estado límite en salida 2). Se habilitará si se
habilita cualquier bit en el Limit Event Status Register de la salida 2 y se habilitan
sus bits correspondientes en el Limit Event Status Enable Register LSE2.
Bit 0
LIM1. El bit Output1 Limit Status (estado límite en salida 1). Se habilitará si se
habilita cualquier bit en el Limit Event Status Register de la salida 1 y se habilitan
sus bits correspondientes en el Limit Event Status Enable Register LSE1.
> y se lee con la consulta *SRE?.
NRF
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