Ieee 1394; Parity Bit; Pbsram (Pipelined Burst Sram) - AOpen MX46S Manual Online

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IEEE 1394 es una interfaz digital económica nacida en Apple Computer como una LAN de escritorio y desarrollada por el grupo de trabajo
IEEE 1394. El IEEE 1394 puede transportar datos a 100, 200 o 400 Mbps. Es una de las soluciones para conectar dispositivos digitales de
televisión a 200 Mbps. Serial Bus Management proporciona un control completo de configuración del bus serie, optimizando el tiempo de
mediación, garantiza la adecuada energía eléctrica para todos los dispositivos en el bus, la asignación de ID de canal sincrónico, y
notificación de errores. Hay dos tipo de transferencia de datos IEEE 1394: asíncrono y síncrono. La transferencia asíncrona es la
tradicional de mapeo de memoria de ordenadores, interfaz de carga y almacenamiento. Se envían los datos solicitados a una dirección
específica y retorna una señal de reconocimiento. Además de una arquitectura que crece con la tecnología del silicio, IEEE 1394 tiene la
ventaja de un unico interfaz de canal de datos síncrono. Los canales de datos síncronos garantizan una transferencia de datos a una tasa
predeterminada. Esto es especialmente importante para datos multimedia críticos en tiempo, en los que la entrega a tiempo elimina la
necesidad de un costoso almacenamiento intermedio.
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El modo de paridad usa 1bit de paridad por cada byte, normalmente es el modo de paridad par, es decir, cada vez que se refrescan los
datos de memoria, el bit de paridad será ajustado para tener cuenta par "1" por cada byte. La vez siguiente, si la memoria se lee con
número impar de "1", es que ha tenido lugar el error de paridad y a esto se llama detección de error de simple bit.
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Para una CPU Socket 7, una ráfaga de lectura de datos necesita 4 QWord (Quad-word, 4x16 = 64 bits). La PBSRAM sólo necesita una
vez para decodificar una dirección y automaticamente envía las restantes a la CPU de acuerdo a una secuencia predefinida. Normalmente
es 3-1-1-1, en total 6 estados de reloj, lo que es más rápido que la SRAM asíncrona. La PBSRAM se usa a menudo en la cache L2 (nivel 2)
de la CPU Socket 7. Las CPU Slot 1 y Socket 370 no necesitan PBSRAM.
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